本书面向集成电路设计与集成系统、微电子科学与工程高年级本科生和相关专业低年级研究生以及有一定Verilog HDL语言基础，未来愿意从事数字IC设计的科技人员，针对基于标准单元的大规模数字集成电路设计，介绍自顶向下的设计方法和设计流程，用Verilog HDL描述数字集成电路时常用的规范、设计模式与设计方法，以及数字IC设计流程中Linux/Solaris平台上主流的EDA工具，包括：仿真工具NC-verilog/VCS、逻辑综合工具Design Compiler、静态时序分析工具PrimeTime、形式化验证工具Formality、工具命令语言TCL以及ICC编译工具等。本书内容按照基于标准单元的数字IC开发流程进行章节安排，包括EDA工具综述、可综合Verilog HDL子集、动态验证、EDA工具运行环境、UVM、逻辑综合、静态时序分析、形式化验证以及物理设计等，通过实际的工程例子说明设计规范和方法的使用，以及相应的EDA工具软件的使用细节与注意事项，力求使初学者能够熟练掌握Verilog HDL语言描述数字电路并初步掌握EDA工具的基本功能和使用。