目录
第 1章 数字集成电路设计概述 2
1.1 数字集成电路的发展历史与现状 2
1.1.1 机械式计算机的启蒙时代 2
1.1.2 电子技术和半导体技术的诞生和发展 3
1.2 现代数字IC设计方法的发展 6
1.2.1 自底向上的设计方法 6
1.2.2自顶向下的设计方法 7
1.2.3自顶向下与自底向上相结合的设计方法 8
1.3 数字IC前端设计语言及后端设计软件(EDA) 8
1.3.1 Verilog硬件描述语言 8
1.3.2 VHDL设计语言 9
1.3.3 验证和验证语言 9
1.3.4 数字IC设计后端EDA工具 9
1.4 数字IC的设计模式 10
1.4.1 全定制设计模式(full custom) 10
1.4.2 标准单元设计模式(standard cell) 10
1.4.3 门阵列设计模式(gate-array) 10
1.4.4 宏模块设计模式(macro cell) 11
1.4.5 FPGA(field programmable gate array)设计模式 11
1.4.6 不同设计模式的比较 11
1.5 数字IC设计面临的挑战 11
1.5.1 工艺极限的挑战 12
1.5.2 投资风险的挑战 12
1.5.3 IC工程师面临的挑战 12
1.5.4 项目管理上的挑战 12
1.6 集成电路的分类 13
1.6.1 按用途分类 13
1.6.2 按集成度分类 13
1.6.3 按设计与制造过程分类 13
1.7 集成电路设计与制造相关的常用术语和基本概念 14
1.8 集成电路设计质量评价 16
第 2章 VLSI设计方法学 17
2.1 VLSI设计流程简介 17
2.2 系统体系结构设计 18
2.2.1 系统体系结构设计的内容及方法 18
2.2.2 系统体系结构设计实例 18
2.3 RTL代码编写 52
2.4 RTL代码功能仿真 53
2.5 综合优化 55
2.6 可测性设计 58
2.7 后端布局布线 58
2.8 时序仿真 59
2.9 静态时序分析与时序收敛 59
2.9.1 静态时序分析 59
2.9.2 时序收敛 60
2.10 CMOS工艺选择 60
2.11 IC产业的变革及对设计方法的影响 61
第3章 VERILOG硬件描述语言 63
3.1 引言 63
3.2 Verilog HDL基本结构 63
3.2.1 简单的Verilog HDL例子 63
3.2.2 Verilog HDL的基本结构 65
3.2.3 逻辑功能定义 65
3.2.4 关键字 66
3.2.5 标识符 67
3.2.6 编写Verilog HDL源代码的标准 67
3.3 数据类型及常量、变量 69
3.4 运算符及表达式 72
3.5 语句 75
3.6 赋值语句和块语句 76
3.7 条件语句 79
3.8 循环语句 82
3.9 结构说明语句 84
3.10 编译预处理语句 89
3.11 语句的顺序执行与并行执行 91
3.12 不同抽象级别的Verilog HDL模型 92
3.13 设计技巧 95
第4章 VERILOG HDL逻辑设计方法 97
4.1 基本组合电路的设计方法 97
4.2 基本时序电路设计 103
4.3 同步状态机的设计方法 105
4.4 存储模块设计 125
4.5 复杂数字系统的逻辑设计 129
4.5.1 算法状态机图 129
4.5.2 数据通道/控制器划分 131
4.5.3 复杂数字系统的设计方法 131
4.6 复杂数字系统设计举例-多周期处理机设计 132
4.6.1 多周期处理机Verilog RTL代码 132
4.6.2 多周期处理机测试代码 136
4.6.3 多周期处理机功能仿真 138
4.7 可综合的Verilog RTL设计 138
4.7.1 可综合的组合电路设计 139
4.7.2 可综合的时序电路设计 139
4.8 代码书写风格 140
第5章 VLSI设计的验证方法 142
5.1 VLSI设计验证的原理与方法 142
5.2 软件仿真举例1:RSA加密处理器仿真 143
5.3 软件仿真举例2-基于USB的RSA加密处理器的功能仿真 148
5.4 软件仿真举例3-AES加密处理器的时序仿真 153
5.5 硬件仿真举例-基于USB的AES/RSA加密处理器的硬件仿真 156
5.6 验证平台编码风格 163
5.7 验证平台模块设计 163
5.8 验证平台结构设计 168
5.9 断言 168
5.10 验证质量评估 169
第6章 EDA工具的使用方法 171
6.1 ModelSim的使用方法 171
6.1.1 ModelSim概览 171
6.1.2 基本仿真流程 173
6.1.3 ModelSim工程 181
6.1.4 基于多库的仿真 188
6.1.5 在波形窗口中查看仿真结果 191
6.1.6利用ModelSim进行时序仿真 197
6.2 Quartus II的使用方法 199
6.2.1 可编程逻辑设计流程 199
6.2.2 设计输入 210
6.2.3 综合 217
6.2.4 仿真 221
6.2.5 布局布线 225
6.2.6 基于块的设计 231
6.2.7 时序分析 236
6.2.8 时序逼近 240
6.2.9 编程与配置 244
6.2.10 调试 248
6.2.11 工程更改管理 253
6.2.12 系统级设计 256
6.2.13 软件开发 259
第7章 低功耗设计技术 263
7.1 低功耗设计的背景和意义 263
7.2 低功耗设计技术的发展趋势 264
7.3 常用的低功耗设计技术介绍 267
第8章 可测性设计方法 270
8.1 可测性设计的背景及意义 270
8.2 可测性设计的基本概念与方法 270
8.2.1 常用缩略语解释 270
8.3 基于ATPG的扫描测试 276
8.3.1 扫描测试的基本原理 276
8.3.2 扫描测试的主要阶段 277
8.3.3 扫描测试的基本时序 279
8.3.4 扫描设计的注意事项 280
8.4 边界扫描电路设计 280
8.4.1 边界扫描简介 280
8.4.2 边界扫描电路结构 281
8.4.3 TAP控制器及指令集 282
8.4.4 基于BSD Compiler的边界扫描电路设计方法 286
第9章 VLSI设计实例1－AES密码处理器设计 291
9.1 AES算法描述 291
9.1.1 数学预备知识 291
9.1.2 符号和习惯用语 292
9.1.3 AES加密算法 293
9.1.4 AES解密算法 298
9.1.5 密钥扩展 301
9.2 AES密码处理器的体系结构设计 302
9.2.1 AES密码处理器框图及外部信号说明 302
9.2.2 AES密码处理器模块结构图 303
9.2.3 AES密码处理器各子模块设计方案 303
9.3 AES密码处理器的Verilog模型设计 315
9.4 AES密码处理器的功能仿真 330
9.4.1 密钥扩展仿真结果 331
9.4.2 加密仿真结果 332
9.4.3 解密仿真结果 333
9.5 基于FPGA的AES密码处理器的实现与测试 334
9.5.1 基于FPGA的AES密码处理器的综合与时序仿真 334
9.5.2 基于FPGA的AES密码处理器的实现与测试 338
第 10章 VLSI设计实例2－SMS4密码处理器设计 343
10.1 SMS4密码算法简介 343
10.1.1 说明与定义 343
10.1.2 SMS4加解密过程 344
10.1.3 SMS4密钥的扩展过程 344
10.2 体系结构设计 345
10.2.1基于单轮循环迭代的设计 345
10.2.2基于全流水线的设计 349
10.2.3基于流水线与循环相结合的设计 353
10.2.3.1基于2级流水线与循环相结合的设计 353
10.2.3.2基于4级流水线与循环相结合的设计 356
10.2.3.3基于8级流水线与循环相结合的设计 360
10.2.3.4基于16级流水线与循环相结合的设计 366
10.2.4本节小结 369
10.3 RTL级模型建立与功能仿真 370
10.3.1基于单轮循环迭代的RTL级模型建立与仿真 370
10.3.2 基于全流水线的RTL级模型建立与仿真 373
10.3.3 基于流水线与循环相结合的RTL级模型建立与仿真 375
10.3.3.1密钥扩展模块RTL模型建立及功能仿真 377
10.3.3.2加解密模块RTL模型建立及功能仿真 378
10.3.4本节小结 378
10.4 FPGA实现与测试 379
10.4.1 Cyclone器件简介 379
10.4.2基于QuartusII的综合 380
10.4.2.1 基于单轮循环迭代的综合优化 381
10.4.2.2基于全流水线的综合优化 382
12.4.2.3 基于4级流水线与循环相结合的综合优化 384
10.4.3结合ModelSim的时序仿真 385
10.4.3.1